第2章 系统结构（计算机系统的组织）
一、导读
1.1 本章学习目标
理解计算机系统的基本组成结构，包括处理器、内存、I/O设备和总线
掌握中断机制的原理、分类和中断处理流程
理解存储层次结构的设计思想，以及缓存技术如何提高系统性能
掌握I/O系统的硬件结构，包括设备控制器、总线和端口通信
理解双模式操作（用户态和内核态）在系统保护中的作用
了解定时器机制如何防止进程无限占用CPU
掌握DMA（直接内存访问）的工作原理及其对系统性能的影响
理解中断向量表和中断描述符表的作用
1.2 为什么本章如此重要
操作系统是运行在硬件之上的软件，要深入理解操作系统的设计决策，必须首先理解底层硬件的能力和限制。本章所介绍的计算机系统结构是后续所有章节的硬件基础。中断机制是操作系统实现多任务调度的硬件前提——没有中断，操作系统就无法在进程之间切换，也无法响应外部事件。存储层次结构解释了为什么程序的性能不仅仅取决于CPU速度，缓存命中率、内存访问模式等因素同样关键。
从实际工程角度看，理解计算机系统结构对于编写高性能程序至关重要。例如，了解缓存的工作原理可以帮助程序员优化数据的内存布局以提高缓存命中率；了解DMA机制有助于理解为什么某些I/O操作不需要CPU参与；了解保护机制有助于理解为什么用户程序不能直接访问硬件。这些知识不仅对操作系统开发者重要，对系统程序员、嵌入式开发者和性能工程师同样不可或缺。
此外，本章介绍的硬件概念贯穿整个操作系统的各个子系统。进程调度依赖定时器中断来实现时间片轮转，内存管理依赖MMU（内存管理单元）来实现地址翻译，I/O系统依赖中断和DMA来完成数据传输。可以说，不理解本章的内容，就无法真正理解操作系统是如何与硬件协同工作的。
1.3 核心问题引导
中断是如何让操作系统实现"同时"运行多个程序的？
为什么CPU需要缓存？如果只有寄存器和主存，系统会有什么问题？
DMA传输与程序控制I/O有什么区别？各自适用于什么场景？
用户态和内核态的切换过程中，CPU具体做了哪些事情？
为什么需要定时器？如果进程不主动释放CPU，操作系统如何夺回控制权？
存储层次结构中，每一层的访问速度相差多少？这种差距对程序设计有什么启示？
I/O设备与CPU的速度差异有多大？操作系统如何弥合这种差距？
二、核心概念详解
2.1 中断机制
中断是硬件向CPU发送信号以请求立即关注的机制，是操作系统与硬件交互的核心手段。中断分为两类：硬件中断（hardware interrupt）和软件中断（software interrupt/trap）。硬件中断由外部设备通过中断线（interrupt line）发出，如键盘输入、磁盘I/O完成、网络数据包到达等。软件中断由程序通过特定指令（如x86的int指令或syscall指令）主动触发，用于系统调用和异常处理。
中断处理的过程如下：当CPU检测到中断信号时，会暂停当前正在执行的程序，保存当前的执行上下文（程序计数器和状态寄存器），然后根据中断向量表查找对应的中断处理程序（Interrupt Service Routine, ISR）的入口地址，跳转到ISR执行。ISR完成处理后，通过中断返回指令恢复之前保存的上下文，继续执行被中断的程序。
中断向量表（Interrupt Vector Table, IVT）是一个存储中断处理程序入口地址的数组，每个中断号对应一个条目。现代系统使用中断描述符表（IDT）来替代简单的向量表，提供更丰富的中断描述信息。中断可以嵌套处理——高优先级的中断可以打断低优先级中断的处理程序，但同一优先级的中断则需等待当前ISR完成。
中断机制使操作系统能够以事件驱动的方式工作。操作系统不需要轮询设备状态，而是安装好中断处理程序后让CPU执行其他任务。当设备准备好时，通过中断通知CPU。这种机制极大地提高了CPU利用率和系统响应性。
2.2 存储层次结构
存储层次结构（Memory Hierarchy）是计算机系统设计的核心概念，它利用局部性原理（Principle of Locality）在速度、容量和成本之间取得平衡。从最快到最慢，存储层次依次为：寄存器（Registers）→ L1缓存 → L2缓存 → L3缓存 → 主内存（Main Memory）→ 固态硬盘（SSD）→ 机械硬盘（HDD）→ 磁带/网络存储。
寄存器的访问速度与CPU时钟周期相同，通常在纳秒级别，但容量极其有限（几十个到几百个）。L1缓存的访问速度约为1-4个时钟周期，容量通常为32KB-64KB。L2缓存的访问速度约为10个周期，容量为256KB-1MB。L3缓存的访问速度约为30-40个周期，容量为数MB到数十MB。主内存的访问速度约为100纳秒，容量为GB级别。磁盘的访问速度在毫秒级别，比寄存器慢数百万倍。
缓存技术是存储层次的核心。缓存利用时间局部性（最近访问的数据很可能再次被访问）和空间局部性（最近访问的数据的邻近数据很可能被访问）来提高命中率。当CPU请求数据时，首先检查缓存中是否存在（cache hit），如果存在则直接返回；如果不存在（cache miss），则从下一层存储加载数据到缓存中。缓存一致性协议（如MESI协议）确保多核系统中各缓存之间的数据一致性。
2.3 I/O结构与设备管理
I/O系统的硬件结构由设备（device）、设备控制器（device controller）和总线（bus）组成。设备是实际的物理硬件，如磁盘驱动器、键盘和显示器。设备控制器是控制设备的电子组件，负责将设备的信号转换为总线可以理解的信号。一个设备控制器可以控制多个设备。总线是连接CPU、内存和设备控制器的通信通道，常见的总线标准包括PCIe、USB和SATA。
CPU与I/O设备的通信方式有两种：端口映射I/O（port-mapped I/O）和内存映射I/O（memory-mapped I/O）。端口映射I/O使用专用的I/O指令和独立的地址空间访问设备寄存器。内存映射I/O将设备寄存器映射到内存地址空间，使用普通的内存访问指令操作设备，简化了编程但占用内存地址空间。
I/O操作的执行方式分为程序控制I/O（Programmed I/O）、中断驱动I/O（Interrupt-Driven I/O）和DMA（Direct Memory Access）。程序控制I/O由CPU轮询设备状态并逐字节传输数据，效率极低。中断驱动I/O在设备准备好时通过中断通知CPU，避免了忙等待。DMA允许设备控制器直接与内存交换数据，无需CPU参与，大大减少了CPU负担，适用于大批量数据传输如磁盘读写。
2.4 保护机制与双模式操作
计算机系统的保护机制确保用户程序不能非法访问系统资源或其他用户的资源。保护的基础是硬件提供的双模式操作：用户态（user mode）和内核态（kernel mode）。CPU的状态寄存器中有一个模式位（mode bit）标识当前运行模式。当模式位为0时处于内核态，为1时处于用户态。
在内核态下，CPU可以执行所有指令，包括特权指令（privileged instructions）如I/O操作、禁用中断、修改页表和设置定时器等。在用户态下，CPU只能执行非特权指令，任何特权指令的执行都会触发异常并被操作系统捕获。这种机制确保了用户程序不能直接操作硬件或干扰其他进程。
模式切换通过受控的入口点进行。从用户态到内核态的切换只能通过中断、异常或系统调用（trap）触发，CPU自动切换到内核态并跳转到预定义的处理程序入口。从内核态返回用户态时，CPU恢复用户态的上下文并切换回用户模式。这些入口点是操作系统精心设计的，确保了切换过程的安全性。
定时器（Timer）是保护机制的重要组成部分。操作系统在切换进程之前设置定时器，当定时器到期时产生中断，操作系统夺回CPU控制权。这防止了进程进入死循环而永久占用CPU的情况，是分时系统正常运行的硬件保障。
三、深入分析与讨论
3.1 中断处理的性能影响
中断处理虽然必要，但并非零开销。每次中断发生时，CPU需要保存当前上下文、查找中断向量、执行ISR、恢复上下文，整个过程可能需要数百到数千个时钟周期。如果中断过于频繁（如高速网络接口每秒产生数百万个中断），中断处理的开销可能成为系统瓶颈，这种现象称为中断风暴（interrupt storm）。
现代系统采用多种技术来缓解中断开销。中断合并（Interrupt Coalescing）将多个中断合并为一次处理，减少中断次数。NAPI（New API）机制在Linux网络子文中结合中断驱动和轮询，在高负载时切换为轮询模式以减少中断开销。MSI（Message Signaled Interrupts）通过消息总线传递中断信息，消除了传统中断线的共享冲突问题。
3.2 缓存一致性对多核系统的影响
随着多核处理器的普及，缓存一致性问题变得更加突出。每个核心都有自己的L1和L2缓存，共享L3缓存。当一个核心修改了共享数据时，其他核心缓存中的副本可能已经过期。缓存一致性协议（如MESI协议）通过状态机管理缓存行的状态（Modified、Exclusive、Shared、Invalid），确保所有核心看到一致的数据视图。
缓存一致性协议虽然保证了正确性，但带来了显著的性能开销。频繁的缓存失效（cache invalidation）和缓存行传输（cache line transfer）会增加延迟并消耗总线带宽。这就是为什么在多核编程中，减少共享数据的访问、使用缓存友好的数据结构（如避免false sharing）对于性能至关重要。
四、实践案例
4.1 x86架构的中断处理机制
x86架构的中断处理经历了从实模式到保护模式的演进。在实模式下，中断向量表位于内存的前1KB，包含256个4字节的入口地址。在保护模式下，使用中断描述符表（IDT），每个描述符包含段选择子、偏移量和属性信息，提供更精细的中断管理。
x86的中断分为三类：外部中断（由硬件通过INTR或NMI引脚触发）、异常（由CPU在执行指令时检测到，如除零错误、页错误）和软中断（由int指令触发）。异常又分为故障（fault，可恢复）、陷阱（trap，指令完成后报告）和终止（abort，不可恢复）。这种分类影响了异常处理完成后CPU是重新执行、跳过还是终止当前指令。
4.2 现代SSD与DMA的协同工作
现代SSD使用NVMe（Non-Volatile Memory Express）协议通过PCIe总线与系统通信。NVMe支持多达65535个I/O队列，每个队列可以包含大量未完成的I/O请求。DMA控制器负责在SSD控制器和系统内存之间直接传输数据，CPU只需要提交I/O命令到提交队列并设置门铃寄存器，然后就可以执行其他任务。
当I/O操作完成时，SSD控制器通过MSI-X中断通知CPU，CPU的中断处理程序从完成队列中读取结果。这种设计充分利用了SSD的并行能力和DMA的零拷贝特性，使得现代NVMe SSD可以达到每秒数百万IOPS的性能。
五、常见误区与注意事项
缓存不是越大越好：虽然更大的缓存通常意味着更高的命中率，但缓存的访问延迟也随容量增加。L1缓存必须足够小以保持与CPU相同的速度，盲目增大L1缓存反而会降低性能。
DMA不是完全不需要CPU：DMA只在数据传输阶段不需要CPU参与，但传输的开始和结束仍需要CPU介入（设置DMA控制器和处理完成中断）。对于小数据量的传输，DMA的设置开销可能超过数据传输本身。
内存映射I/O不等于使用内存：虽然内存映射I/O使用内存地址访问设备寄存器，但这些地址并不对应实际的RAM。访问这些地址会触发总线事务将请求路由到设备控制器，而不是读写内存。
中断优先级不等于执行顺序：高优先级中断可以打断低优先级中断的处理，但这不意味着高优先级中断一定先到达。中断的到达顺序由硬件事件决定，优先级只影响嵌套处理的行为。
双模式保护不是万能的：用户态和内核态的区分可以防止用户程序直接操作硬件，但不能防止所有安全威胁。缓冲区溢出、侧信道攻击等仍然可能绕过这种保护，需要配合其他安全机制。
六、本章小结
本章深入讲解了计算机系统的硬件组织结构，这些硬件特性是操作系统设计和实现的基础。中断机制使操作系统能够以事件驱动的方式响应硬件事件，是实现多任务调度的硬件前提。存储层次结构通过多级缓存利用局部性原理弥合了CPU与内存之间的速度差距。I/O系统通过设备控制器、总线和DMA实现了CPU与外部设备的数据传输，中断驱动和DMA技术显著提高了I/O效率。保护机制通过双模式操作和特权指令确保了系统的安全性，定时器机制防止了进程对CPU的独占。理解这些硬件基础对于深入学习操作系统的各个子系统至关重要。
七、思考题与练习
描述一次完整的中断处理过程，从设备发出中断信号到CPU恢复执行被中断的程序。
比较程序控制I/O、中断驱动I/O和DMA三种I/O方式的优缺点，说明各自适用的场景。
解释存储层次结构中局部性原理的含义，并给出时间局部性和空间局部性各一个编程实例。
假设一个系统只有主存没有缓存，分析这对系统性能的影响，并说明缓存如何改善这种状况。
解释为什么操作系统需要在进程切换时设置定时器，如果定时器被恶意禁用会发生什么？
比较端口映射I/O和内存映射I/O的优缺点，现代系统为什么倾向于使用内存映射I/O？
在多核系统中，缓存一致性问题为什么变得更加重要？MESI协议如何解决这个问题？
分析中断风暴产生的原因和影响，讨论现代操作系统采用了哪些技术来缓解这一问题。