深入解答
τ 缩放定律描述了通过缩小晶体管尺寸提升系统性能的规律。在 L0（晶体管）层面，晶体管尺寸缩小（如从 10nm 到 3nm）可以减少开关延迟（10ps → 5ps）和功耗；在 L1（逻辑门）层面，更小的晶体管意味着更短的门延迟和更高的集成度（单位面积更多逻辑门）；在 L7（体系结构）层面，更多的晶体管可以构建更宽的 SIMD（512-bit AVX-512）、更大的缓存（L3 从 8MB 到 32MB）、更多的核心（从 4 核到 64 核）；在 L14（云原生）层面，更高的单核性能意味着更少的实例处理相同的负载，降低成本。限制：量子隧穿效应（3nm 以下电子可能穿过绝缘层）、散热问题（功率密度增加）、EDA 工具链复杂度（设计规则检查更严格）。τ 缩放不是能量缩放，散热问题并未消失，只是缓解。